Xilinx ISE - projekt 5b čítač

Ne nebojte, nechci žádné hotové řešení jenom nasměrovat.
Máme jednoduchý domácí ukol navrhnout 5b synchronní čítač, vratný s asynchronním řízením RESET+LOAD
v prostředí Xilinx ISE a to VHDL a Schematic

Naprogramovat VHDLko je v poho, ale měl bych dotaz k řešení přes Schematic, jestli je existuje nějaké elegantní řešení (součástka přímo určena pro čítače) nebo to budu muset ručně navrhovat pro sekvenční obvody (D, JK)

:arrow_right: administrator: přesunuto z "Ostatní"