Nad týmto som sa tiež zamýšľal, a na základe simulácie som zistil nasledujúce:
Ak zostavíš RS klopný obvod z hradiel NOR, a výstup berieš ako Q, potom ak je R vstup na log1, je v podstate S vstup ignorovaný (nezáleží na stave S vstupu) a na výstupe Q je log0 po celú dobu trvania log1 na vstupe R.
Ak berieš výstup z negQ, situácia je opačná (,ignorovaný" je vstup R), výstup negQ je na log0.
Táto situácia je však trochu ,ideálna" (v prostredí simulač. programu asi nebolo uvažované s rôznymi oneskoreniami a pod.) a zišlo by sa to overiť v praxi, ale myslím že by sa to mohlo správať podobne.